Fabricação de dispositivos semicondutores -Semiconductor device fabrication

Sala limpa do Centro de Pesquisa Glenn da NASA
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ícone de imagem Foto do interior de uma sala limpa de uma fábrica de 300 mm administrada pela TSMC

A fabricação de dispositivos semicondutores é o processo usado para fabricar dispositivos semicondutores , normalmente "chips" de circuito integrado (IC), como processadores de computador, microcontroladores e chips de memória, como flash NAND e DRAM , presentes em dispositivos elétricos e eletrônicos do dia a dia. É uma sequência de múltiplas etapas de etapas de processamento fotolitográfico e físico-químico (como oxidação térmica , deposição de película fina, implantação de íons, corrosão) durante a qual os circuitos eletrônicos são gradualmente criados em um wafer tipicamente feito de semicondutor de cristal único puro material. O silício é quase sempre usado, mas vários semicondutores compostos são usados ​​para aplicações especializadas.

O processo de fabricação é realizado em plantas de fabricação de semicondutores altamente especializadas , também chamadas de fundições ou “fabs”, sendo a parte central a “ sala limpa ”. Em dispositivos semicondutores mais avançados, como nós modernos de 14/10/7 nm , a fabricação pode levar até 15 semanas, sendo 11 a 13 semanas a média da indústria . A produção em instalações de fabricação avançadas é totalmente automatizada e realizada em um ambiente de nitrogênio hermeticamente fechado para melhorar o rendimento (a porcentagem de microchips que funcionam corretamente em um wafer), com sistemas automatizados de manuseio de materiais cuidando do transporte de wafers de máquina para máquina. Os wafers são transportados dentro de FOUPs , caixas plásticas especiais lacradas. Todas as máquinas e FOUPs contêm uma atmosfera interna de nitrogênio. O interior do equipamento de processamento e FOUPs é mantido mais limpo do que o ar circundante na sala limpa. Essa atmosfera interna é conhecida como miniambiente. As plantas de fabricação precisam de grandes quantidades de nitrogênio líquido para manter a atmosfera dentro das máquinas de produção e FOUPs, que são constantemente purgadas com nitrogênio.

Tamanho do recurso

Um processo de semicondutor específico possui regras específicas sobre o tamanho mínimo e espaçamento para recursos em cada camada do chip. Normalmente, um novo processo de semicondutor tem tamanhos mínimos menores e espaçamento mais apertado. Em alguns casos, isso permite um simples encolhimento de um projeto de chip produzido atualmente para reduzir custos, melhorar o desempenho e aumentar a densidade do transistor (número de transistores por milímetro quadrado) sem a despesa de um novo projeto.

Os primeiros processos de semicondutores tinham nomes arbitrários como HMOS III, CHMOS V. Posteriormente, cada processo de nova geração tornou-se conhecido como nó de tecnologia ou nó de processo , designado pelo tamanho mínimo do recurso do processo em nanômetros (ou historicamente micrômetros ) do comprimento da porta do transistor do processo , como o " processo de 90 nm ". No entanto, esse não é o caso desde 1994, e o número de nanômetros usados ​​para nomear os nós do processo (consulte o International Technology Roadmap for Semiconductors ) tornou-se mais um termo de marketing que não tem relação com os tamanhos reais dos recursos ou a densidade do transistor (número de transistores por milímetro quadrado).

Inicialmente, o comprimento da porta do transistor era menor do que o sugerido pelo nome do nó do processo (por exemplo, nó de 350 nm); no entanto, essa tendência foi revertida em 2009. Por exemplo, o antigo processo de 10 nm da Intel realmente possui recursos (as pontas das aletas FinFET ) com uma largura de 7 nm, portanto, o processo de 10 nm da Intel é semelhante em densidade de transistor ao processo de 7 nm da TSMC . Os processos de 12 e 14 nm da GlobalFoundries têm tamanhos de recursos semelhantes.

História

século 20

Um tipo melhorado de tecnologia MOSFET, CMOS , foi desenvolvido por Chih-Tang Sah e Frank Wanlass na Fairchild Semiconductor em 1963. O CMOS foi comercializado pela RCA no final dos anos 1960. A RCA usou comercialmente o CMOS para seus circuitos integrados da série 4000 em 1968, começando com um  processo de 20 µm antes de escalar gradualmente para um processo de 10 µm nos anos seguintes.

Desde então, a fabricação de dispositivos semicondutores se espalhou do Texas e da Califórnia na década de 1960 para o resto do mundo, incluindo Ásia , Europa e Oriente Médio .

século 21

A indústria de semicondutores é hoje um negócio global. Os principais fabricantes de semicondutores geralmente possuem instalações em todo o mundo. A Samsung Electronics , maior fabricante mundial de semicondutores, possui instalações na Coreia do Sul e nos Estados Unidos. A Intel , a segunda maior fabricante, possui instalações na Europa e na Ásia, além dos Estados Unidos. A TSMC , a maior fundição pura do mundo , possui instalações em Taiwan, China, Cingapura e nos Estados Unidos. A Qualcomm e a Broadcom estão entre as maiores empresas de semicondutores fabless , terceirizando sua produção para empresas como a TSMC. Eles também têm instalações espalhadas em diferentes países.

Desde 2009, "nó" tornou-se um nome comercial para fins de marketing que indica novas gerações de tecnologias de processo, sem qualquer relação com o comprimento do portão, passo do metal ou passo do portão. Por exemplo, o processo de 7 nm da GlobalFoundries é semelhante ao processo de 10 nm da Intel , portanto, a noção convencional de um nó de processo tornou-se confusa. Além disso, os processos de 10 nm da TSMC e da Samsung são apenas ligeiramente mais densos do que os 14 nm da Intel em densidade de transistor. Na verdade, eles estão muito mais próximos do processo de 14 nm da Intel do que do processo de 10 nm da Intel (por exemplo, o passo fino dos processos de 10 nm da Samsung é exatamente o mesmo do processo de 14 nm da Intel: 42 nm).

A partir de 2019, chips de 14 nanômetros e 10 nanômetros estão em produção em massa pela Intel, UMC , TSMC, Samsung, Micron , SK Hynix , Toshiba Memory e GlobalFoundries, com chips de processo de 7 nanômetros em produção em massa pela TSMC e Samsung , embora seus chips de 7  nanômetros a definição do nó é semelhante ao processo de 10 nanômetros da Intel . O processo de 5 nanômetros começou a ser produzido pela Samsung em 2018. A partir de 2019, o nó com maior densidade de transistor é o nó N5 de 5 nanômetros da TSMC  , com uma densidade de 171,3  milhões de transistores por milímetro quadrado. Em 2019, a Samsung e a TSMC anunciaram planos para produzir nós de 3 nanômetros . A GlobalFoundries decidiu interromper o desenvolvimento de novos nós além de 12 nanômetros para economizar recursos, pois determinou que a criação de uma nova fábrica para lidar com pedidos abaixo de 12 nm estaria além da capacidade financeira da empresa. A partir de 2019, a Samsung é líder do setor em dimensionamento avançado de semicondutores, seguida pela TSMC e depois pela Intel.

Lista de etapas

Esta é uma lista de técnicas de processamento que são empregadas inúmeras vezes durante a construção de um dispositivo eletrônico moderno; esta lista não implica necessariamente um pedido específico, nem que todas as técnicas sejam tomadas durante a fabricação, pois, na prática, o pedido e quais técnicas são aplicadas são frequentemente específicas para ofertas de processos por fundições ou específicas para um fabricante de dispositivos integrados (IDM ) para seus próprios produtos, e um dispositivo semicondutor pode não precisar de todas as técnicas. O equipamento para realizar esses processos é feito por um punhado de empresas . Todos os equipamentos precisam ser testados antes que uma planta de fabricação de semicondutores seja iniciada. Esses processos são feitos após o projeto do circuito integrado .

Além disso, etapas como a corrosão de Wright podem ser realizadas.

Progresso da miniaturização e comparação dos tamanhos dos nós do processo de fabricação de semicondutores com alguns objetos microscópicos e comprimentos de onda da luz visível

Prevenção de contaminação e defeitos

Quando as larguras dos recursos eram muito maiores do que cerca de 10 micrômetros , a pureza do semicondutor não era um problema tão grande quanto é hoje na fabricação de dispositivos. À medida que os dispositivos se tornam mais integrados, as salas limpas devem se tornar ainda mais limpas. Hoje, as plantas de fabricação são pressurizadas com ar filtrado para remover até mesmo as menores partículas, que podem se acumular nos wafers e contribuir para defeitos. Os tetos das salas limpas de semicondutores têm unidades de filtro de ventilador (FFUs) em intervalos regulares para substituir e filtrar constantemente o ar na sala limpa; equipamentos de capital semicondutores também podem ter suas próprias FFUs. Os FFUs, combinados com pisos elevados com grelhas, ajudam a garantir um fluxo de ar laminar, para garantir que as partículas sejam imediatamente trazidas para o chão e não fiquem suspensas no ar devido à turbulência. Os trabalhadores em uma instalação de fabricação de semicondutores são obrigados a usar roupas de sala limpa para proteger os dispositivos da contaminação humana . Para evitar a oxidação e aumentar o rendimento, FOUPs e equipamentos de capital semicondutores podem ter um ambiente de nitrogênio puro hermeticamente fechado com nível de poeira classe 1 ISO. Os pods FOUP e SMIF isolam os wafers do ar na sala limpa, aumentando o rendimento porque reduzem o número de defeitos causados ​​por partículas de poeira. Além disso, as fábricas têm o mínimo de pessoas possível na sala limpa para facilitar a manutenção do ambiente da sala limpa, pois as pessoas, mesmo vestindo roupas de sala limpa, soltam grandes quantidades de partículas, principalmente ao caminhar.

bolachas

Um wafer típico é feito de silício extremamente puro que é cultivado em lingotes cilíndricos monocristalinos ( boules ) de até 300 mm (pouco menos de 12 polegadas) de diâmetro usando o processo Czochralski . Esses lingotes são então cortados em wafers com cerca de 0,75 mm de espessura e polidos para obter uma superfície muito regular e plana.

Em processamento

Na fabricação de dispositivos semicondutores, as várias etapas de processamento se enquadram em quatro categorias gerais: deposição, remoção, padronização e modificação de propriedades elétricas.

Processamento front-end-of-line (FEOL)

O processamento FEOL refere-se à formação dos transistores diretamente no silício . O wafer bruto é projetado pelo crescimento de uma camada de silício ultrapuro e virtualmente livre de defeitos por meio de epitaxia . Nos dispositivos lógicos mais avançados , antes da etapa de epitaxia do silício, são realizados truques para melhorar o desempenho dos transistores a serem construídos. Um método envolve a introdução de uma etapa de deformação em que uma variante de silício, como silício-germânio (SiGe), é depositada. Uma vez que o silício epitaxial é depositado, a rede cristalina torna-se um pouco esticada, resultando em mobilidade eletrônica melhorada. Outro método, chamado tecnologia de silício sobre isolador , envolve a inserção de uma camada isolante entre o wafer de silício bruto e a fina camada de epitaxia de silício subsequente. Este método resulta na criação de transistores com efeitos parasitários reduzidos .

Gate óxido e implantes

A engenharia de superfície de front-end é seguida pelo crescimento do dielétrico do portão (tradicionalmente dióxido de silício ), padronização do portão, padronização das regiões de fonte e dreno e subsequente implantação ou difusão de dopantes para obter as propriedades elétricas complementares desejadas. Em dispositivos de memória dinâmica de acesso aleatório (DRAM), os capacitores de armazenamento também são fabricados neste momento, normalmente empilhados acima do transistor de acesso (o agora extinto fabricante de DRAM Qimonda implementou esses capacitores com trincheiras gravadas profundamente na superfície de silício).

Processamento back-end-of-line (BEOL)

Camadas de metal

Uma vez criados os vários dispositivos semicondutores , eles devem ser interconectados para formar os circuitos elétricos desejados. Isso ocorre em uma série de etapas de processamento de wafer denominadas coletivamente como BEOL (não confundir com o back-end da fabricação do chip, que se refere aos estágios de embalagem e teste). O processamento BEOL envolve a criação de fios de interconexão de metal que são isolados por camadas dielétricas. O material isolante tem sido tradicionalmente uma forma de SiO 2 ou um vidro de silicato , mas recentemente novos materiais de baixa constante dielétrica estão sendo usados ​​(como oxicarbeto de silício), normalmente fornecendo constantes dielétricas em torno de 2,7 (em comparação com 3,82 para SiO 2 ), embora os materiais com constantes tão baixas quanto 2,2 estão sendo oferecidas aos fabricantes de chips. Em vez disso , dielétricos de alto κ podem ser usados.

Interconectar

Detalhe sintético de uma célula padrão através de quatro camadas de interconexão de cobre planarizado, até o polissilício (rosa), poços (acinzentado) e substrato (verde)

Historicamente, os fios metálicos eram compostos de alumínio . Nesta abordagem da fiação (muitas vezes chamada de alumínio subtrativo ), as películas de cobertura de alumínio são depositadas primeiro, padronizadas e depois gravadas, deixando os fios isolados. O material dielétrico é então depositado sobre os fios expostos. As várias camadas de metal são interligadas por furos de corrosão (chamados " vias") no material isolante e, em seguida, depositando tungstênio neles com uma técnica CVD usando hexafluoreto de tungstênio ; essa abordagem ainda pode ser (e geralmente é) usada na fabricação de muitos chips de memória, como memória dinâmica de acesso aleatório (DRAM), porque o número de níveis de interconexão pode ser pequeno (não mais que quatro).

Mais recentemente, como o número de níveis de interconexão para lógica aumentou substancialmente devido ao grande número de transistores que agora estão interconectados em um microprocessador moderno , o atraso de tempo na fiação tornou-se tão significativo que levou a uma mudança no material da fiação (de camada de interconexão de alumínio para cobre ) e uma mudança no material dielétrico (de dióxidos de silício para novos isoladores de baixo κ ). Esse aprimoramento de desempenho também tem um custo reduzido por meio do processamento damascene , que elimina as etapas de processamento. À medida que o número de níveis de interconexão aumenta, a planarização das camadas anteriores é necessária para garantir uma superfície plana antes da litografia subsequente. Sem ela, os níveis se tornariam cada vez mais tortos, estendendo-se para fora da profundidade de foco da litografia disponível e, assim, interferindo na capacidade de padronizar. A CMP ( planarização químico-mecânica ) é o método de processamento primário para alcançar tal planarização, embora a corrosão seca ainda seja às vezes empregada quando o número de níveis de interconexão não é superior a três. As interconexões de cobre usam uma camada de barreira eletricamente condutora para evitar que o cobre se difunda ("envenenando") seus arredores.

teste de bolacha

A natureza altamente serializada do processamento de wafer aumentou a demanda por metrologia entre as várias etapas de processamento. Por exemplo, a metrologia de filme fino baseada em elipsometria ou refletometria é usada para controlar rigorosamente a espessura do óxido de porta, bem como a espessura, o índice de refração e o coeficiente de extinção do fotorresistente e outros revestimentos. O equipamento de metrologia de teste de wafer é usado para verificar se os wafers não foram danificados por etapas de processamento anteriores até o teste; se muitas matrizes em um wafer falharem, todo o wafer é descartado para evitar os custos de processamento posterior. A metrologia virtual tem sido usada para prever as propriedades do wafer com base em métodos estatísticos sem realizar a própria medição física.

Teste de aparelho

Após a conclusão do processo de front-end, os dispositivos ou chips semicondutores são submetidos a vários testes elétricos para determinar se funcionam corretamente. A porcentagem de dispositivos no wafer com desempenho adequado é chamada de rendimento . Os fabricantes normalmente mantêm segredo sobre seus rendimentos, mas podem ser tão baixos quanto 30%, o que significa que apenas 30% dos chips no wafer funcionam conforme o esperado. A variação do processo é uma das muitas razões para o baixo rendimento. O teste é realizado para evitar que chips defeituosos sejam montados em pacotes relativamente caros.

O rendimento geralmente, mas não necessariamente, está relacionado ao tamanho do dispositivo (matriz ou chip). Como exemplo, em dezembro de 2019, a TSMC anunciou um rendimento médio de aproximadamente 80%, com um rendimento máximo por wafer de >90% para seus chips de teste de 5 nm com um tamanho de matriz de 17,92 mm 2 . O rendimento caiu para 32,0% com um aumento no tamanho da matriz para 100 mm 2 . O número de defeitos assassinos em um wafer, independentemente do tamanho da matriz, pode ser anotado como a densidade de defeitos (ou D 0 ) do wafer por unidade de área, geralmente cm 2 .

A fábrica testa os chips no wafer com um testador eletrônico que pressiona pequenas sondas contra o chip. A máquina marca cada chip ruim com uma gota de corante. Atualmente, a marcação eletrônica com tinta é possível se os dados de teste de wafer (resultados) forem registrados em um banco de dados de computador central e os chips forem "colocados" (ou seja, classificados em compartimentos virtuais) de acordo com limites de teste predeterminados, como frequências/relógios operacionais máximos, número de núcleos (totalmente funcionais) por chip, etc. Os dados binning resultantes podem ser representados graficamente ou registrados em um mapa de wafer para rastrear defeitos de fabricação e marcar chips ruins. Este mapa também pode ser usado durante a montagem e embalagem do wafer. O binning permite que chips que seriam rejeitados sejam reutilizados em produtos de nível inferior, como é o caso de GPUs e CPUs, aumentando o rendimento do dispositivo, especialmente porque pouquíssimos chips são totalmente funcionais (têm todos os núcleos funcionando corretamente, por exemplo). Os eFUSEs podem ser usados ​​para desconectar partes de chips, como núcleos, porque não funcionaram conforme o esperado durante o binning ou como parte da segmentação de mercado (usando o mesmo chip para os níveis baixo, médio e alto). Os chips podem ter peças sobressalentes para permitir que o chip passe totalmente no teste, mesmo que tenha várias peças que não funcionam.

Os chips também são testados novamente após a embalagem, pois os fios de ligação podem estar faltando ou o desempenho analógico pode ser alterado pelo pacote. Isto é referido como o "teste final". Os chips também podem ser visualizados usando raios-x.

Normalmente, a fab cobra pelo tempo de teste, com preços na ordem de centavos por segundo. Os tempos de teste variam de alguns milissegundos a alguns segundos, e o software de teste é otimizado para reduzir o tempo de teste. O teste de vários chips (multi-site) também é possível porque muitos testadores têm recursos para realizar a maioria ou todos os testes em paralelo e em vários chips de uma só vez.

Os chips geralmente são projetados com "recursos de testabilidade", como cadeias de varredura ou um " autoteste integrado " para acelerar o teste e reduzir os custos de teste. Em certos projetos que usam processos fab analógicos especializados, os wafers também são cortados a laser durante o teste, a fim de atingir valores de resistência bem distribuídos, conforme especificado pelo projeto.

Bons projetos tentam testar e gerenciar estatisticamente os cantos (extremos do comportamento do silício causados ​​por uma alta temperatura operacional combinada com os extremos das etapas de processamento fab). A maioria dos designs lida com pelo menos 64 cantos.

Rendimento do dispositivo

Rendimento do dispositivo ou rendimento da matriz é o número de chips ou matrizes de trabalho em um wafer, dado em porcentagem, pois o número de chips em um wafer (Die per wafer, DPW) pode variar dependendo do tamanho dos chips e do diâmetro do wafer. A degradação do rendimento é uma redução no rendimento, que historicamente foi causada principalmente por partículas de poeira, no entanto, desde a década de 1990, a degradação do rendimento é causada principalmente pela variação do processo, pelo próprio processo e pelas ferramentas usadas na fabricação de cavacos, embora a poeira ainda continue sendo um problema em muitas fabs mais velhas. As partículas de poeira têm um efeito crescente no rendimento, pois os tamanhos dos recursos são reduzidos com processos mais novos. A automação e a utilização de miniambientes dentro dos equipamentos de produção, FOUPs e SMIFs têm permitido a redução de defeitos causados ​​por partículas de poeira. O rendimento do dispositivo deve ser mantido alto para reduzir o preço de venda dos chips de trabalho, uma vez que os chips de trabalho precisam pagar pelos chips que falharam e reduzir o custo de processamento do wafer. O rendimento também pode ser afetado pelo projeto e operação da fábrica.

O controle rígido sobre os contaminantes e o processo de produção são necessários para aumentar o rendimento. Os contaminantes podem ser contaminantes químicos ou partículas de poeira. "Defeitos assassinos" são aqueles causados ​​por partículas de poeira que causam falha completa do dispositivo (como um transistor). Existem também defeitos inofensivos. Uma partícula precisa ter 1/5 do tamanho de um recurso para causar um defeito matador. Portanto, se um recurso tem 100 nm de diâmetro, uma partícula só precisa ter 20 nm de diâmetro para causar um defeito matador. A eletricidade eletrostática também pode afetar negativamente o rendimento. Contaminantes químicos ou impurezas incluem metais pesados ​​como ferro, cobre, níquel, zinco, cromo, ouro, mercúrio e prata, metais alcalinos como sódio, potássio e lítio e elementos como alumínio, magnésio, cálcio, cloro, enxofre, carbono , e flúor. É importante que esses elementos não fiquem em contato com o silício, pois podem reduzir o rendimento. Misturas químicas podem ser usadas para remover esses elementos do silício; diferentes misturas são eficazes contra diferentes elementos.

Vários modelos são usados ​​para estimar o rendimento. Eles são o modelo de Murphy, o modelo de Poisson, o modelo binomial, o modelo de Moore e o modelo de Seeds. Não existe um modelo universal; um modelo deve ser escolhido com base na distribuição de rendimento real (a localização dos chips defeituosos). O modelo de Poisson assume que as matrizes defeituosas estão espalhadas de maneira relativamente uniforme pelo wafer, e o modelo de Seeds assume que as matrizes defeituosas estão agrupadas.

Moldes menores custam menos para produzir (uma vez que cabem mais em um wafer, e os wafers são processados ​​e precificados como um todo) e podem ajudar a obter rendimentos mais altos, pois matrizes menores têm menor chance de apresentar defeitos, devido à sua menor área de superfície em a bolacha. No entanto, matrizes menores requerem recursos menores para atingir as mesmas funções de matrizes maiores ou superá-las, e recursos menores requerem variação de processo reduzida e maior pureza (contaminação reduzida) para manter altos rendimentos. As ferramentas de metrologia são usadas para inspecionar os wafers durante o processo de produção e prever o rendimento, portanto, os wafers com muitos defeitos previstos podem ser descartados para economizar nos custos de processamento.

preparação da matriz

Uma vez testado, um wafer é tipicamente reduzido em espessura em um processo também conhecido como "backlap", "backfinish" ou "wafer thinning" antes que o wafer seja marcado e depois quebrado em matrizes individuais, um processo conhecido como wafer dicing . Apenas os chips bons e não marcados são embalados.

Embalagem

A embalagem de plástico ou cerâmica envolve a montagem da matriz, conectando as almofadas da matriz aos pinos da embalagem e selando a matriz. Fios de ligação minúsculos são usados ​​para conectar as almofadas aos pinos. Nos 'velhos tempos' (década de 1970), os fios eram presos à mão, mas agora máquinas especializadas realizam a tarefa. Tradicionalmente, esses fios são compostos de ouro, conduzindo a uma estrutura de chumbo (pronuncia-se "leed frame") de cobre banhado a solda; o chumbo é venenoso, então os "quadros de chumbo" sem chumbo agora são obrigatórios pela RoHS .

Chip scale package (CSP) é outra tecnologia de embalagem. Um pacote duplo em linha de plástico , como a maioria dos pacotes, é muitas vezes maior do que a matriz real escondida dentro, enquanto os chips CSP são quase do tamanho da matriz; um CSP pode ser construído para cada matriz antes que o wafer seja cortado em cubos.

Os chips embalados são testados novamente para garantir que não foram danificados durante a embalagem e que a operação de interconexão die-to-pin foi executada corretamente. Um laser então grava o nome e os números do chip na embalagem.

Materiais perigosos

Muitos materiais tóxicos são usados ​​no processo de fabricação. Esses incluem:

É vital que os trabalhadores não sejam expostos diretamente a essas substâncias perigosas. O alto grau de automação comum na indústria de fabricação de IC ajuda a reduzir os riscos de exposição. A maioria das instalações de fabricação emprega sistemas de gerenciamento de exaustão, como lavadores úmidos, combustores, cartuchos absorvedores aquecidos, etc., para controlar o risco aos trabalhadores e ao meio ambiente.

Linha do tempo de nós MOSFET comerciais

Veja também

Referências

Leitura adicional

links externos