lógica temporal na verificação de estado finito - Temporal logic in finite-state verification
Em finito de estado de verificação , damas modelo examinar máquinas de estados finitos representando simultâneos de software sistemas de procura de erros no projeto . Os erros são definidos como violações dos requisitos expressos como as propriedades do sistema. No caso em que a máquina de estado finito não consegue satisfazer a propriedade, um verificador de modelo é, em alguns casos, capazes de produzir um contra-exemplo - uma execução do sistema demonstrando como o erro ocorre.
Especificações de propriedades são muitas vezes escrito como Linear Temporal Logic (LTL) expressões. Uma vez que um requisito é expressa como uma fórmula de LTL, um verificador de modelo pode verificar automaticamente esta propriedade contra o modelo.
Exemplo
Um exemplo de tal requisito do sistema: Entre o tempo de um elevador é chamado em um piso eo tempo que abre suas portas naquele andar, o elevador pode chegar a esse andar no máximo duas vezes . Os autores de "Padrões na Especificação de propriedade para verificação de estado finito" traduzir esta exigência na seguinte fórmula LTL:
Veja também
- máquinas de estado finito
- métodos formais
- verificação formal
- estrutura de Kripke
- lógica temporal linear
- verificação de modelo
- lógica temporal
Referências
Bibliografia
- Z. Manna e Amir Pnueli , O Temporal Logic de sistemas reativos e simultâneas: Especificação , Springer-Verlag , Nova Iorque, 1991.
- Amir Pnueli , O Temporal Logic de Programas. Em Proceedings do Simpósio IEEE 18 em Fundamentos da Ciência da Computação (FOCS 1977) , páginas 46-57, 1977.