Projeto e verificação em nível de sistema eletrônico - Electronic system-level design and verification

O projeto e verificação de nível de sistema eletrônico (ESL) é uma metodologia de projeto eletrônico, focada em questões de nível de abstração mais alto. O termo Nível de Sistema Eletrônico ou ESL Design foi definido pela primeira vez pela Gartner Dataquest , uma empresa de análise da indústria de EDA, em 1 de fevereiro de 2001. É definido em ESL Design and Verification como: "a utilização de abstrações apropriadas para aumentar a compreensão sobre um sistema e para aumentar a probabilidade de uma implementação bem-sucedida da funcionalidade de uma maneira econômica. "

A premissa básica é modelar o comportamento de todo o sistema usando uma linguagem de alto nível, como C , C ++ , ou usando ferramentas de design gráfico "baseadas em modelos". Estão surgindo novas linguagens que permitem a criação de um modelo em um nível mais alto de abstração, incluindo linguagens de design de sistema de propósito geral, como SysML , bem como aquelas que são específicas para design de sistema embarcado, como SMDL e SSDL. A implementação rápida e correta por construção do sistema pode ser automatizada usando ferramentas EDA , como síntese de alto nível e ferramentas de software embarcadas , embora muito disso seja executado manualmente hoje. O ESL também pode ser realizado por meio do uso do SystemC como uma linguagem de modelagem abstrata .

ESL é uma abordagem estabelecida em muitas das principais empresas de design de System-on-a-chip (SoC) do mundo e está sendo cada vez mais usada no design de sistemas . Desde sua gênese como uma metodologia de modelagem de algoritmo sem 'links para implementação', ESL está evoluindo para um conjunto de metodologias complementares que permitem o design, verificação e depuração de sistema embarcado até a implementação de hardware e software de SoC customizado , sistema-on- FPGA , sistema integrado e sistemas inteiros de várias placas.

Projeto e verificação são duas disciplinas distintas dentro desta metodologia. Algumas práticas são para manter os dois elementos separados, enquanto outras defendem uma integração mais estreita entre o projeto e a verificação.

Projeto

Seja ESL ou outros sistemas, design se refere ao "design simultâneo das partes de hardware e software de um produto eletrônico".

Ferramentas

Existem vários tipos de ferramenta EDA usados ​​para projetos de ESL. O principal componente é a plataforma virtual, que é essencialmente um simulador. A plataforma virtual mais comumente suporta a modelagem de nível de transação (TLM), onde as operações de um componente em outro são modeladas com uma chamada de método simples entre os objetos que modelam cada componente. Essa abstração fornece uma velocidade considerável sobre a modelagem precisa do ciclo, uma vez que milhares de eventos no nível da rede no sistema real podem ser representados simplesmente passando um ponteiro, por exemplo, para modelar que um pacote Ethernet foi recebido, o SystemC é freqüentemente usado.

Outras ferramentas suportam importação e exportação ou intercomunicação com componentes modelados em outros níveis de abstração. Por exemplo, um componente RTL pode ser convertido em um modelo SystemC usando VtoC ou Verilator. E a síntese de alto nível pode ser usada para converter modelos C de um componente em uma implementação RTL.

Verificação

No projeto e verificação ESL, o teste de verificação é usado para provar a integridade do projeto do sistema ou dispositivo. Numerosas técnicas de verificação podem ser aplicadas; esses métodos de teste são geralmente modificados ou personalizados para acomodar melhor o sistema ou dispositivo em teste. Os métodos de verificação ESL comuns incluem, mas não estão limitados a:

  • Arquitetura modular
  • Geração de estímulo aleatório restrito
  • Injeção de erro
  • Ambientes de simulação completos

A verificação é frequentemente fornecida pelo designer do sistema / dispositivo, mas em muitos casos, é necessária uma verificação independente adicional

Desafios e críticas

Algumas críticas ao design e verificação do ESL foram levantadas. Isso inclui muito foco em linguagens baseadas em C e desafios na representação de processos paralelos. Também pode ser argumentado que o design e verificação ESL é um subconjunto de verificação e validação .

Veja também

Referências

Leitura adicional

  • Alice C. Parker ; Yosef Tirat-Gefen; Suhrid A. Wadekar (2007). "Design de nível de sistema". Em Wai-Kai Chen (ed.). O manual do VLSI (2ª ed.). CRC Press. ISBN 978-0-8493-4199-1. capítulo 76.
  • Brian Bailey; Grant Martin (2010). Modelos ESL e sua aplicação: Projeto de nível de sistema eletrônico e verificação na prática . Springer. ISBN 978-1-4419-0964-0.
  • Frank Rogin; Rolf Drechsler (2010). Depuração no nível do sistema eletrônico . Springer. ISBN 978-90-481-9254-0.
  • Liming Xiu (2007). Metodologia de projeto de circuito VLSI desmistificada: uma taxonomia conceitual . Wiley-IEEE. ISBN 978-0-470-12742-1.