verificação de alto nível - High-level verification

Verificação de alto nível ( HLV ), ou em nível de sistema eletrônico ( ESL ) de verificação , é a tarefa para verificar projetos de ESL em alto nível de abstração, ou seja, é a tarefa para verificar um modelo que representa hardware acima do nível de transferência de registo (RTL ) nível abstrato. Para a síntese de alto nível (HLS ou síntese de C), HLV é HLS como verificação funcional é a síntese lógica .

Eletrônica hardware digital de design evoluiu de baixa abstração nível no nível de porta para Register Transfer Level (RTL), o nível de abstração acima RTL é comumente chamado de alto nível, ESL, ou nível comportamental / algorítmica.

Na síntese de alto nível , comportamentais / modelos algorítmicos em ANSI C / C ++ código / SystemC é sintetizado a RTL, que é então sintetizado no nível do portão através de síntese lógica . Verificação funcional é a tarefa de certificar-se de um projeto na RTL ou portão nível está em conformidade com a especificação. Como síntese lógica amadurece, verificação mais funcional é feito na maior abstracção, isto é, ao nível da RTL, a exactidão da ferramenta de síntese lógica no processo de tradução a partir da descrição a RTL netlist portão é uma preocupação menor hoje.

síntese de alto nível ainda é uma tecnologia emergente, então a verificação de alto nível hoje tem duas áreas importantes em desenvolvimento

  1. para validar HLS é correcto no processo de tradução, isto é, para validar o desenho antes e depois de HLS são equivalentes, tipicamente através de métodos formais
  2. para verificar um projeto em ANSI C / C ++ código / SystemC está em conformidade com uma especificação, normalmente através de simulação lógica .

Terminologia

História

áreas de produtos

  • Solução Formal: Verifique modelos de alto nível contra projetos RTL
  • Solução simulação: geração de estímulos inteligente, código e cobertura funcional, verificador afirmação temporais

Veja também

Referências

  • 1800-2005 - IEEE Padrão de Design Hardware Sistema Verilog-Unificado, Especificação e Verificação Idioma . 2005. doi : 10,1109 / IEEESTD.2005.97972 . ISBN  0-7381-4810-5 .
  • Accellera LRM PSL v1.1, Accellera
  • "Native SystemC Afirmação para a propriedade OCP verificação" www.nascug.org
  • "Verificando TLM2.0 Compliance, Por que se preocupar?" www.nascug.org

links externos

  • Accellera (anteriormente OSCI; Abrir Iniciativa SystemC)